10000元以上
* 專業(yè)要求:
2、熟練使用Verilog/System Verilog語(yǔ)言;
3、熟練使用UVM語(yǔ)言,熟悉SVA語(yǔ)法及FPV驗(yàn)證;
4、掌握Python/Perl、Tcl等腳本語(yǔ)言;
5、熟悉驗(yàn)證流程,覆蓋率收集,具有驗(yàn)證計(jì)劃和覆蓋率的思維;
6、掌握Cadence/Synopsys等EDA公司驗(yàn)證管理工具,Cadence Xcelium/vManager優(yōu)先;
7、對(duì)I2C, SMBus,SPI等總線協(xié)議了解一種或多種(不局限列舉的幾種)。
* 職位描述:
1、根據(jù)產(chǎn)品規(guī)格分解測(cè)試點(diǎn);
2、根據(jù)測(cè)試內(nèi)容選擇合適的驗(yàn)證策略,編寫(xiě)驗(yàn)證測(cè)試計(jì)劃;
3、搭建仿真平臺(tái);
4、根據(jù)產(chǎn)品規(guī)格編寫(xiě)測(cè)試用例;
5、編寫(xiě)測(cè)試腳本,回歸腳本,完成覆蓋率收集,測(cè)試驗(yàn)證報(bào)告;
6、與模擬工程師配合完成混合信號(hào)top級(jí)仿真;
7、Debug產(chǎn)品在測(cè)試中出現(xiàn)的問(wèn)題,查找并分析原因。